ICCAD 2023 上海立芯精彩亮相

上海立芯立足于长期的技术积累与创新，近年来不断打磨自主研发的数字设计全流程工具平台LeCompiler，现已实现包括自动布图规划、布局布线和时钟树综合的数字后端设计全流程，已在客户的多款数字后端设计中得到验证及商用。LeCompiler基于统一的数据模型，从设计客户的实际使用需求出发，以简捷通用的设计流程，力图实现前后端流程的真正融合，帮助用户快速实现设计收敛。同时，原创的算法设计，融合机器学习，支持先进工艺设计，可满足客户超大容量设计的需求，助力客户快速实现极限高性能设计挑战。

例如在自动布图规划阶段，LeCompiler独具创新性的原型设计和智能化探索功能，有效地帮助客户解决人工探索很难预测布图规划对PPA的影响且探索空间小的问题。作为国内首批经客户验证且商用的数字电路自动化布图规划工具，LeCompiler自动布图规划功能置入了早期全局布线和时钟树综合、精准的静态时序分析引擎，提供最快收敛的布图规划方案，支持数据流驱动的宏单元/标准单元同时布局和先进制程工艺，助力数字电路设计实现更具挑战性的性能、功耗和密度要求，同时可以顺利对接后端布局布线工具，有效降低集成风险。杨先生提到，截至目前，LeCompiler自动布图规划功能已通过数家知名芯片设计公司验证且商用。

例如某知名芯片设计客户反馈：“在试用1个月的时间里，帮助我们解决了SOC设计中3个关键模块绕线拥塞问题，绕线拥塞得到改善的同时，时序结果也很好……是目前我司试用过的同类最好的国产EDA工具。”

某付费客户指出，LeCompiler自动布图规划功能“强大的数据流分析能快速找出大规模复杂设计的关键路径，并对它们进行优先级排序，迅速找出最优floorplan方案，从而将以往工程师需数周甚至数月反复迭代才能完成的PPA优化工作缩短至数天……自动floorplan功能还充分考虑了工程设计中的绝大部分设计规则，能直接应用于实际芯片tapeout设计”。

在布局及物理优化阶段，LeCompiler拥有创新的布局布线和物理优化算法，内嵌创新性的拥塞及时序驱动的布局技术，可高效处理千万级的单元规模 （百亿级晶体管）。在CPU、GPU、DSP、DDR、Video等典型设计例子中，LeCompiler在时序、拥塞、面积优化等方面已与标杆工具相当，甚至在一些设计实例中较标杆工具有5%-10%的优化提升。

在布线阶段，LeCompiler拥有层次化布线技术、多目标协同优化、双图层支持 （DPT）等功能，可实现布线各阶段支持时序收敛的一致性，通过脚本配置支持高级用户灵活的布线需求，同时支持先进制程工艺，可处理百万级别网表。

面对众多听众，杨先生也坦诚报告了国产EDA工具仍需扎根客户需求、从客户角度考虑工具研发与推广的实际现状，希望更多的本土设计公司参与国产工艺、国产工具链的建设中来，唯有上下游精诚协作，补链强链工作才会有整体突破。上海立芯将为打造值得信赖的国产集成电路设计工具链继续奋进，贡献力量。